- Qucs -
Universeller Schaltungssimulator

Digitale Simulationen

Qucs enthält auch eine grafische Benutzeroberfläche, die digitale Simulationen ermöglicht. Dieses Handbuch soll Ihnen zeigen, wie es geht.

Qucs verwendet das Programm FreeHDL für digitale Simulationen (http://www.freehdl.seul.org) , daher müssen FreeHDL und der GNU C++-Compiler auf Ihrem Computer installiert sein.

Es gibt keinen großen Unterschied zwischen analogem oder digitalem Betrieb Simulation. Wenn Sie also das Handbuch lesen Analoge Simulationen
Es wird Ihnen ein Kinderspiel sein, die digitale Simulation zum Laufen zu bringen. Wenn Sie ein UND-Gatter wollen wie das Beispielbild aussah, dann doppelklicken zum Tor und ändern Sie unter "Symbol" "Alt" auf "DIN40900". Lassen Sie uns die Wahrheitstabelle aus einem einfachen UND-Gatter vom Programm berechnen. Wählen Sie eine digitale Komponente aus der Komponentengruppe in der Combobox aus. Quadrat „Digitale Simulation“ finden Sie in der Kategorie der Komponentengruppe „Simulation“.
Die digitalen Quellen S1 und S2 sind Eingänge. Knoten beschriftet as Output ist die Ausgabe. Nach dem Ausführen der Simulation öffnet sich ein Fenster, in die die Daten aus der Simulation geschrieben werden. Platzieren Sie das Diagramm Logiktabelle (Häufigkeitstabelle). Wählen Sie die Variable Ausgabe aus. Nun zu uns zeigt die Wahrheitstabelle des UND-Gatters mit zwei Eingängen an. Herzlichen Glückwunsch, Ihre erste digitale Die Simulation ist fertig!


Bild 1 - Qucs - Hauptfenster


Eine Wahrheitstabelle ist nicht das einzige, was Qucs handhaben kann. Es besteht auch die Möglichkeit, ein zufälliges Signal an die Schaltung zu senden und sich das anzusehen zum Ausgang im Zeitdiagramm. Aber dafür müssen wir die Simulationsparameter ändern. Gehen Sie zurück zum Schema und ändern Sie den Typ (einfach einmal klicken) zu TruthTable auf TimeList. Oder einfacher, doppelklicken Sie auf das Symbol "Digitale Simulation". und ändern Sie hier "TruthTable" in "TimeList". Während der Simulation muss jedoch ein weiterer Parameter eingegeben werden. Digitale Ressourcen verhalten sich jetzt anders. An ihren Ausgängen wird eine Folge von Bits zufällig verändert ab dem ersten (definierten) Bit (logisch „0“ oder logisch „1“). Als nächstes müssen Sie eine Liste erstellen, kéry bestimmt, wann sich ihre logischen Zustände ändern. Nach dem "Lesen" dieser Liste se es "liest" noch einmal und dann beendet sich das Programm. Erstellen wir also einen Generator mit einer Taktfrequenz von 1 GHz mit einem Wechsel von 1:1, in das Blatt schreiben wir: 0,5 ns, 0,5 ns
Hier ist ein vorgeschlagenes Diagramm, um die Ergebnisse dieser Art von Simulation anzuzeigen Zeitdiagramm. Hier können die Ergebnisse aller Ausgaben angezeigt werden nacheinander auf den Linien. So, jetzt kann gespielt werden ;-)

Komponenten-VHDL-Datei

Komplexere und vielseitigere Simulationen können mit realisiert werden Komponente "VHDL-Datei". Sie finden diese Komponente in der Komponentengruppe "Digitale Komponenten". Es wird jedoch weiterhin empfohlen, die VHDL-Datei sollte Teil des Projekts sein. Gehen Sie zurück zu "Inhalt" und klicken Sie auf Dateiname. Nach dem "Betreten" des Schaltplans sollte die VHDL-Komponente eingefügt werden
Der letzte Teil in der VHDL-Datei definiert die Umgebung, also alle Eingaben und Verwirrungen. Sie müssen auch gleich hier deklariert werden. Kontakte sind auch dabei Diagramm und kann mit dem Rest der Schaltung verbunden werden. Während Simulation wird der Quellcode der VHDL-Datei auf der obersten Ebene platziert VHDL-Datei. Dies muss aufgrund bestimmter Einschränkungen sparsam durchgeführt werden. Zum Beispiel die Namenseinheiten in der VHDL-Datei müssen sich von den Namen unterscheiden verschachtelte Schaltungen. Nach der Simulation können Sie den vollständigen Quellcode anzeigen, indem Sie auf drücken F6-Tasten. Sehen Sie es sich an, wenn Sie mehr über dieses Verfahren erfahren möchten.

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